2009年7月15日、米EDA Consortiumは、2009年度第1四半期（1月-3月）の世界EDA売上報告を発表した。 プレスリリース文 EDACの発表によると、2009年Q1（1月-3月）の世界のEDA売上総額は、前年比10.7％減の11億9210万ドル。前期Q4に続き前年比2ケタ減となり遂に12億ドルを割り込んでしまったが、減少率という意味では前期の17.7％減よりも抑えた。 2008年
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2009年7月アーカイブ
2009年7月14日、ハードウェアベースの検証環境を手掛ける仏EVE社は、最大10億ASICゲートに対応可能な新型エミュレータ「ZeBu-Server」を発表した。 プレスリリース文 「ZeBu-Server」は、これまでEVEの最上位製品だった「ZeBu-XXL」の更に上を行く新製品で、対応可能なデザイン規模は「ZeBu-XXL」の10倍の10億ゲートへと拡張され、マルチコア化によりコンパイル時
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2009年7月14日、ケイデンスは、、東芝情報システムがミックスシグナル設計環境として、ケイデンスのカスタムIC設計環境「Virtuoso」とデジタルインプリメント環境「Encounter Digital Implementation（EDI）System」の統合環境を採用したことを発表した。 プレスリリース文 「Virtuoso」と「Encounter Digital Implementati
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2009年7月13日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、VHDL/Verilog 混在シミュレーター「Active-HDL」の低価格版「Active-HDL Designer Edition 」のリリースを発表した。 プレスリリース文 発表によると、「Active-HDL Designer Edition」はFPGA市場をターゲットに新たに用意された製
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2009年7月6日、フォーマル検証ツールを手掛ける独OneSpin Solutionsは、フィンランドの大手ITサービス企業Tieto社が同社のフォーマル・アサーションベース検証ソリューションを採用した事を発表した。 プレスリリース文 Tieto社は、通信会社、ネットワーク機器メーカー、モバイル機器メーカー、オートメーション、自動車および医療機器メーカーなど様々な分野の顧客に組み込みシステム開発サ
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2009年7月8日、ケイデンスは、宇宙航空研究開発機構（JAXA）が、ケイデンスのVirtuoso IC 6.1カスタム設計システムおよびVirtuoso Spectre Simulatorを採用したと発表した。 プレスリリース文 発表によるとJAXAは、宇宙空間で動作するICデバイスの開発や宇宙航空技術の先端的研究、教育用途でVirtuoso IC 6.1およびVirtuoso Spectre
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2009年7月8日、ケイデンスは、富士通マイクロソリューションズがミックスシグナル設計向けに、Virtuoso Multi-Mode Simulation製品群を採用したと発表した。 プレスリリース文 発表によると富士通マイクロソリューションズは、携帯電話業界向けの大規模ミックスシグナルSoCの検証用に、Virtuoso Multi-Mode Simulation製品群を採用。同製品群に含まれるV
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2009年7月13日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、VHDL/Verilog 混在シミュレーター「Active-HDL」の低価格版「Active-HDL Designer Edition 」のリリースを発表した。 プレスリリース文 発表によると、「Active-HDL Designer Edition」はFPGA市場をターゲットに新たに用意された製
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2009年7月9日、ケイデンスは、同社のインプリメント環境がSTARCの大規模設計フローで認定された事を発表した。 プレスリリース文 発表によるとSTARCは、大規模な半導体設計向けに定義した「STARCAD-CEL V3.0 フロー」にて、ケイデンスの各種インプリメント・ツールを認定。2000万ゲート以上の大規模設計においてこれらツールの使用をSTARCメンバ企業に向けて推奨する。 今回大規模設
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2009年7月2日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、「LAVIS」の最新版、「LAVIS Ver.9.0」のリリースを発表した。 プレスリリース文http://www.tool.co.jp/NewsItem/Lavis/News20090702Jp/ TOOLによると今回の「LAVIS」のバージョンアップでは、新機能として領域指定による簡易デザ
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日立がケイデンスの次世代PCBプランニング環境で配置・配線設計工数を4割削減 2009年7月1日、ケイデンスは、同社の次世代PCBプランニング・ツールによって、日立が通信用高速PCBの配置・配線設計工数を40％削減した事を発表した。 プレスリリース文 発表によると日立は、推進中の設計効率向上と設計期間短縮のためのプロジェクトにおいて、ケイデンスの次世代PCBプランニング・ツール「Global Ro
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2009年7月2日、メンター・グラフィックスは、同社の動作合成ツール「Catapult C Synthesis」のバージョンアップを発表した。 プレスリリース文 発表によると、「Catapult C Synthesis」は今回のバージョンアップでコントロール・ロジックの合成と低消費電力化を意図した合成を実現。設計者はC++コンストラクトを用いてデータパス・ロジックとコントロール・ロジックを単一のモ
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