2006年3月29日、ケイデンスは、ルネサステクノロジが、「Virtuoso NeoCircuit」のミックス・シグナル最適化テクノロジを実設計開発フローに適用したことを発表した。 プレスリリース：http://www.cadence.co.jp ケイデンスの「Virtuoso NeoCircuit」は、決められた回路仕様を満たすように各回路パラメータを自動的にサイジングするツールで、自動アナログ
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2006年3月アーカイブ
2006年3月27日、シノプシスは、株式会社半導体理工学研究センター（STARC）の提供する、90nm以降のSoC実設計フロー「STARCAD-21 V3.0」に、シノプシスの次世代配置配線ツール「IC Compiler」が採用されたことを発表した。 プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060327.html STARCの「S
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2006年3月27日、アルテラは、高速アプリケーション向けのエンベデッド・トランシーバを搭載したFPGA「Stratix II GX EP2SGGX90E」と対応する開発キットの出荷開始を発表した。 プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-siigxships.html 「Stratix II
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2006年3月27日、米Zenasis Technologies社は、トランジスタレベルの最適化ツール「ZenTime」を拡張した新製品を発表した。 プレスリリース：http://www.zenasis.com/html/Zenasis_Zentime-GT-AT-PT_pr-final.pdf（英文） 新たにリリースされた製品は、スタンダード・セル設計向けの最適化ツール「ZenTime-GT」、
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2006年3月27日、ケイデンスは、株式会社日立コミュニケーションテクノロジーがケイデンスの論理合成ツール「RTL Compiler」によって、合成所要時間を従来よりも50?70％削減し、製品の市場投入を早めることに成功したと発表した。 プレスリリース：http://www.cadence.co.jp/news/h18-03-28.html（日本文）http://www.cadence.com/c
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2006年3月27日、ESLツールベンダの最大手である、米コーウェアは、組み込みソフトウェア開発向けの新製品「CoWare Virtual Platform プロダクト・ファミリ」を発表した。 プレスリリース：http://www.coware.co.jp/news/2006/2006.3.271.htmlhttp://www.coware.co.jp/news/2006/2006.3.272.h
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2006年3月23日、ARMは、ルネサステクノロジが、ARMのESLツール「ARM RealView SoC Designer」のライセンスを取得したことを発表した。 プレスリリース：http://www.jp.arm.com/pressroom/06/060323.html 「ARM RealView SoC Designer」は、SoCの仮想プロトタイピングツールで、ARMコアを用いたSoCを
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2006年3月24日、ジーダットは、英プレディクションズ・ソフトウェア社と、同社の歩留まり解析ツール「EYES」（アイズ）および「PEYE」（パイ）に関する日本国内での独占代理店契約を締結し、販売を開始することを発表した。 プレスリリース：http://www.jedat.co.jp/NewsRelease060324.html プレディクションズ社の「EYES」は、その高速な処理能力を特徴とする
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2006年3月21日、米サン・マイクロシステムズは、同社の開発したマルチスレッド・プロセッサ「UltraSPARC T1」をオープンソース・プロセッサとして、その仕様を公開した。 プレスリリース：http://www.sun.com/smi/Press/sunflash/2006-03/sunflash.20060321.3.xml（英文） 「UltraSPARC T1」は、低消費電力ながら強力な
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2006年3月22日、東京コンファレンスセンター・品川にて、独立行政法人 宇宙航空研究開発機構（JAXA）の主催する「システム設計環境セミナー」が開催され、JAXAのプロジェクトの下で開発されたシステムレベル設計ツール「ELEGANT」の全容が明らかにされた。 関連情報：http://www.jaxa.jp/pr/event/2006/20060322_kenkyu.pdf（JAXA） 「ELEG
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2006年3月21日、アナログIC設計ツールを手掛ける、米Anasift Technologyは、新製品「AASPICE」のベータリリースを発表した。 プレスリリース：http://www.anasift.com/news/pr/060321_Company_Announce_ASPICE.htm（英文） 「AASPICE」は、高速通信、ネットワーク、ストレージ、コンシューマ製品など、高性能アナロ
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2006年3月20日、シノプシスは、設計ならびに検証ツール群でのSystem Verilogのサポート開始を発表。合わせてVMMに準拠したVCSベリフィケーション･ライブラリをリリースした。 プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060320.htmlhttp://www.synopsys.co.jp/pressrelease/
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2006年3月17日、アナログ/ミックスド・シグナル、RFIC開発向けのEDAツールを手掛ける、米Simucad Design Automation社は、自社の回路シミュレータ向けに、「LDMOS」と「HV MOS」のコンパクトSPICEモデルをリリースした事を発表した。 プレスリリース：http://www.silvaco.co.jp/news/news_060317.html（日本文：シルバコ
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2006年3月13日、ESLツールベンダの英セロックシカ社は、ザイリンクスの「ESLイニシアティブ」立ち上げに合わせて、ザイリンクスのユーザに向けた「ESL Starter Kit」を発表した。 プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=438 ザイリンクスの「ESLイ
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2006年3月15日、シノプシスは、グラフィックスカードの大手ATI Technologies社がRC抽出ツール「Star-RCXT」を採用したことを発表した。 プレスリリース：http://www.synopsys.com/news/announce/press2006/ati_snps_starcxt_pr.html（英文） シノプシスの「Star-RCXT」は、90nmおよび65nmプロセス
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2006年3月14日、STARC（株式会社半導体理工学研究センター）は、LSIテスターのテスト記述言語「STIL」を利用するためのガイドライン「STIL活用ガイド」の作成を発表した。 プレスリリース：http://www.starc.jp/about/release/060314-j.pdf 発表された「STIL活用ガイド」は、STARCが主催する「STILテスト推進委員会」において作成されたもの
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2006年3月6日、電磁界解析ツール大手のアンソフトは、「Ansoft Designer」および「NEXXIM」の新バージョン「 Version 3」のリリースを発表した。 関連情報：http://www.ansoft.co.jp/frame.asp?tm=20060315070036 「Ansoft Designer」は、RFICの統合設計環境で、新バージョン3.0では、PlanarEMの解析速
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2006年3月14日、テンシリカは、今年2月に発表した新製品「ダイヤモンド・スタンダード・プロセッサコア」の開発ツールの無償評価版をリリースした。 プレスリリース：http://www.tensilica.com/news_events/pr_2006_03_14.htm（英文） 「ダイヤモンド・スタンダード・プロセッサコア」の開発ツールは、同ファミリ6製品共通の開発ツールで、クロックサイクル精度
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2006年3月13日、ザイリンクスは、FPGA向けのESL環境とESLメソドロジの構築を目的とした「ESLイニシアティブ」の立ち上げを発表した。 プレスリリース：http://www.xilinx.com/prs_rls/2006/xil_corp/0635_esl.htm（英文） ザイリンクスの「ESLイニシアティブ」は、ザイリンクスのFPGA設計に向けて、各ESLベンダが共同してESLフローの
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2006年3月13日、SystemCデバッガを中心としたESLツールを手掛ける、米サミット・デザイン社は、SystemCの標準・推進化団体OSCIにおける会員資格をこれまでの準会員から正会員へとアップグレードした事を発表した。 プレスリリース：http://www.sd.com./news_events/press_releases/pr_2006_Mar_13_2.html（英文）http://
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2006年3月8日、アナログ/ミックスドシグナル設計向けEDAツールを手掛ける、米Tanner EDAは、新製品「S-Edit」のリリースを発表した。 プレスリリース：http://www.tanner.com/EDA/_PDF/PR_2006/PR_03-08-06.pdf（英文） 新製品「S-Edit」は、アナログ/ミックスドシグナル設計向けの回路図設計フロントエンド環境で、回路図入力をベース
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2006年3月8日、シノプシスは、IBMの「IBM PartnerWorld Beacon Awards2006」にて、同社の製品とサービスが「Best IBM Power Architecture Solution」として賞を獲得したと発表した。 プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_wins_ibmaward_
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2006年3月8日、MATLAB関連のESL設計ツールを提供する米Catalytic社は、同社のMATLAB高速シミュレータ「Catalytic RMS」を米Doradus Technologiesが採用したと発表した。 プレスリリース：http://www.catalyticinc.com./literature/Doradus-News-Mar06.pdf（英文） Catalyticは、200
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2006年3月9日、SystemVerilogからの動作合成ツールを手掛ける、米Bluespec社は、新たに450万ドルの資金を調達したと発表した。 プレスリリース：http://www.bluespec.com/news/BluespecFunding030906.htm（英文） 今回Bluespecに投資を行ったのは、既存の出資者であるAtlas VentureとNorth Bridge Ve
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2006年3月7日、回路図生成やネットリスト解析ツールを手掛ける、独Concept Engineering社は、国内レイアウトツール大手のジーダットとOEM契約を結んだ事を発表した。 プレスリリース：http://www.concept.de/press_jedat.html（英文） 両社のOEM契約は、Concept Engineeringの「Nlview Widgets」および「T-engin
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2006年2月28日、図研は、Alteraの「ACCESS Program」に参加した事を発表した。 プレスリリース：http://www.zuken.com/news/press0602-Altera.asp（英文） Alteraの「ACCESS Program」は、AlteraのFPGA開発環境「Quartus II」を取り巻くサードパーティツールベンダが参加するAlteraとの協業プログラム
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2006年3月6日、ESLツールベンダ大手のコーウェアは、「Platform-driven ESL Design」を実現するSystemCベースの既存の製品ファミリを、一つの製品ラインナップに統合する事を発表。既存の製品名を一新した。 プレスリリース：http://www.coware.co.jp/news/2006/2006.03.062.html コーウェアはこれまで「ConvergenSC」
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2006年3月6日、欧州の独立研究機関IMECは、進行中の「multi-mode multi-media (M4) 」研究開発プログラムについて、米コーウェアとのコラボレーションを延長し、新たに仏Arterisと米メンター・グラフィックスを迎え入れることを発表した。 プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/DATE2006.shtml（
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2006年3月6日、デバッグおよび解析ツールを手掛ける、米Novasは、デバッグ向けの新製品「Siloti」のリリースを発表した。 プレスリリース：http://www.novas.com/.docs/rid/10072/pg/10048（英文） 新製品「Siloti」は、特許申請中の独自技術「visibility enhancement technology」によって、従来は識別出来なかった信号
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2006年3月7日、ARMは、AMBA 3 AXIファブリックをベースとしたSoCの設計と検証を高速化するAMBA 3 AXIアサーションのリリースを発表した。 プレスリリース：http://www.jp.arm.com/pressroom/06/060307.html リリースされたアサーションは、SystemVerilog Assertions（SVA）形式とOpen Verification
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2006年3月7日、メンター・グラフィックスは、メンターのDFMソリューションを拡大する新製品「Calibre LFD （Litho-Friendly Design）」のリリースを発表した。 プレスリリース：http://www.mentorg.co.jp/news/2006/060307.html 発表された「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることがで
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2006年3月6日、SystemCアサーションツールを手掛ける、米JEDA Technologiesは、開発したOCP-IPコンプライアンスチェッカーをOCP-IPに寄贈することを発表した。 プレスリリース：http://www.jedatechnologies.net/base/?q=node/156（英文） JEDAは、サンマイクロシステムズで検証用言語「Vera」を開発したチームが創設者とな
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2006年2月28日、アイピーフレックスは、ダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA-2」の統合開発環境「DAPDNA-FW II」の新バージョンv2.6と、DAPDNA-2を搭載した新製品PCアクセラレータボード「DAPDNA-PA1」の発売を発表した。 プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_06022
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2006年3月2日、カバレッジを中心としたRTL検証環境を手掛ける、英TransEDAは、同社のカバレッジ検証ツール「Assertain」が「IEEE 1850 PSL」をサポートしたことを発表した。※PSL：Property Specification Language プレスリリース：http://www.transeda.com/news/view.php?id=78（英文） 「Assert
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2006年3月1日、組み込みシステムの仮想プロトタイピング環境を手掛ける、米VaST Systems Technologyは、ARM1136、ARM1156、ARM1176のバーチャル・プロセッサ・モデルのリリースを発表した。 バーチャル・プロセッサ・モデルは、VaSTの提供する仮想プロトタイピング環境の核となるもので、これを用いた仮想システム・シミュレーションによって、ハードウェア無しでもソフト
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2006年3月1日、テスト設計ツールを手掛ける、米SynTest Technologies社は、同社のBIST技術が米国特許を取得したことを発表した。 今回、特許番号7007213として認められた技術は、複数クロック・ドメインを持つ回路に向けたテスト技術で、LogicBISTを用いてそれぞれのクロック・ドメインをアットスピードでセルフ・テストし、各クロック・ドメインにおける故障とクロック・ドメイン
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2006年2月27日、C言語ベースESLツールベンダである、英セロックシカは、Philipsの子会社である「Philips TASS」とのヨーロッパにおける業務提携を発表した。 プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=431 Philips TASSは、組み込みソフト
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2006年2月27日、米Applied Materials、英ARM、米Cadence、TSMCの4社で構成される、Silicon Design Chain Initiative（SDC）は、強化された低電力設計技術の第2バージョンを発表した。 プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=02
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2006年2月27日、シノプシスは、検証プラットフォーム「Discovery」とインプリメント・プラットフォーム「Galaxy」をベースとしたデザイン・ユーティリティ「Pilot Design Environment」を発表した。 プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_pilot_pr.html（英文） 「Pilo
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2006年3月1日、ザイリンクスは、カリフォルニア州のモントレーで開催中の「Globalpress Summit 2006」にて、業界初となる65nmプロセスを適用した次世代Virtexファミリのファースト シリコンを公表した。 プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/xil_corp/0630_65nm_j.htm 65nmの次世
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