HDL(Hardware Description Language; ハードウェア記述言語)によるRTL記述ではなく、C/C++言語やSystemCを用いて、より高い抽象度で記述されたコードを入力することで設計効率の飛躍的な向上を実現する高位合成手法が現在、広く用いられています。位合成ツールの進歩とユーザ・ノウハウの確立により、「所望の回路を生成する」という"設計"フェーズでの高位合成ツールの有効性は、確かなものになりました。では、高位合成ツールの出力結果の回路と、ハンドコーディングしたRTL記述のブロックを組み合わせた論理検証のフェーズについては、いかがでしょうか？

高位合成ツールの対象となる回路の多くが演算ブロックなどのデータパス系であるため、出力される回路規模はどうしても大きくなりがちです。特にそれらを複数組み合わせたサブブロックレベル以上の論理検証フェーズでは、そのRTLシミュレーション時間が非常に長くなるため、高位合成設計検証フローにおける大きな問題になっています。