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【48DAC】Gary Smith氏の講演「Trends and What's Hot at DAC」
第48回Design Automation Conferenceで行なわれたGary Smith EDA社代表、Gary Smith氏の講演レポート。
DACの恒例行事の一つである、業界のご意見番アナリストGary Smith氏の講演がDAC展示初日の6月6日（月）に行なわれた。講演タイトルは「Trends and What's Hot at DAC」。
昨年もそうであったように、Gary Smith氏は今年もESL関連の話題から話を始めた。同氏は数年来ESLの重要性を説き、設計コストを引き下げるにはRTL設計からESL設計への移行が必要不可欠と主張しているが、今回の講演では「設計が回路図からRTLへ移行したのが1996年、今年はRTLからESLへと移行する年になる」とコメント。既にRTLより上位のシステムレベルからの設計フローが整ったと語った。同氏曰く、既にESL関連のEDAベンダ数は45社に達しているという。
続いて同氏は、RTLサインオフの実現を目指す様々な種類のツールが出てきている状況を示し。具体的に下記11社のツールを紹介。中でもJasper、Springsoft、Atrentaのツールは面白いとし、NextOpのツールはすばらしいとコメントしていた。また、RTLサインオフは未だ現実ではないとしながらも、それを実現するためには、Silicon Virtual Prototype、Software Virtual Prototype、Inteligent Testbench、という3つの技術を上手く使いこなしていく必要があると指摘した。
【紹介されたRTL sgin-off tool】
・Mentor RTL sign-off Silicon Virtual Prototype
・Atrenta RTL sign-off Silicon Virtual Prototype
・OneSpin RTL sign-off Formal Analysis
・Jasper RTL sign-off Formal Analysis
・Cadence RTL sign-off Software Virtual Prototype
・Chip Path RTL sign-off
・SpringSoft Design Debug
・Vennsa Design Debug
・NextOp Design Debug
・Oasys RTL sign-off Synthesis
・Synopsys RTL sign-off Synthesis
更にGary Smith氏は、今年のDACで注目している各種ツールを以下の通りカテゴリ毎に紹介した。
【Power Tool】
・Docea ESL Power
・Calypto RTL Power Design
・Apache Power Analysis
【Other ESL Tool】
・BEEcube Pallarel Programming
・Rocketick Pallarel Programming
・Vayavya Labs Software Synthesis
【Design Management】
・IC Manage Design Management
・Tuscany Design Management
【Analog Tool】
・Magma Analog Layout
・Asygn Analog Simulation
※RTレベルのアナログ設計フローが絶対に必要！とGary Smith氏
【Analysisy & Extraction】
・edXact Parasitic Analysis
・Nimbic 3D Extraction
・Silicon Frontline 3D Extraction
【IDE & PSV】
・Amiq Silicon IDE
・Veridae Post Silicon Validation
そしてGary Smith氏は注目ツールの締めくくりとして、ATopTechの配置配線ツール、ExtremeDAのタイミング解析ツール、Calyptoのフォーマル検証をTOP3として紹介。更に実は一番注目しているのはこれ。としてElement 14のEDA Distributionソリューションを紹介した。
※講演前に1曲歌うGary Smith氏。これも恒例。
ツール紹介に続いて語られたのはEDA業界のこれからに関する話。まず、EDAの売上は2010年実績US＄4,448 millionから2015年にはUS＄6,612 millionまで伸びるという自社で分析した業界のフォーキャストを示し、その主たる原動力はESL分野のツールであるとコメント。更にEDA業界を含む半導体業界全体のエコシステムを説明した上で、EDA業界の責任は「設計の実現」に加え「設計コストの削減」にあると語り、設計コストが一つのSoCで2000万ドル程度まで下がれば半導体スタートアップへの投資も再び開始され、業界の活性化に繋がるとした。
では如何にして設計コストを削減するか？ Gary Smith氏は、SoC設計を例にハードの設計コストを2000万ドル以下に抑えるには、まず設計に費やすハード設計者の数を現在の100?200人から30名程度に減らす必要があるとし、そのための手段として、デザインの再利用による設計ブロック数の削減案を説いた。プラットフォーム・ベースの設計手法にすれば、1億ゲート規模のデザインでも実質的な設計は数Mゲートのブロックを5個程度設計するだけで済み、最小のエンジニア・リソースで対応できるというもので、それを実現するためにはデザイン・キャパシティの向上など、生産性を向上するためのEDAツールの開発が必要であると語った。
また、最後にEDAベンダへのメッセージとして、「You must be a technology leader not a technology follower」とコメントし、技術で先行する企業が市場でも先頭に立つという事を過去のEDA業界の歴史も踏まえデータで示した。
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